大家是不是认为，工艺越先进，芯片性能越完美。但现实恰恰相反，晶体管越做越小，各类漏电问题就越发突出，静态功耗居高不下。

晶体管微缩，本质就是把器件全套几何尺寸同步缩小：沟道长度缩短、栅氧化层变薄、工作电压与阈值电压同步下调、衬底掺杂提升、单位面积晶体管数量暴涨。而每一项微缩改动，都会带来对应的漏电副作用。

先进制程漏电来源分为四大类：栅隧穿漏电、亚阈值漏电、短沟道引发的漏源漏电、PN 结 / GIDL 结区漏电。 晶体管越微缩，上述物理效应就越无法忽视。

一、栅氧化层变薄：量子隧穿带来栅极漏电

为了更好控制沟道，旧平面 MOS 会不断减薄栅氧化层。到早期先进节点，栅氧厚度压缩到仅几个原子层，大约 1nm 级别。

按照经典物理，氧化硅是绝缘介质，电子无法穿过。但当绝缘层薄到纳米尺度，量子隧穿效应开始占据主导：电子存在一定概率直接 “穿透” 这层绝缘栅氧。 氧化层越薄，隧穿概率呈指数级别飙升，大量电子从栅极隧穿到沟道，形成显著栅极漏电流。这也是 45nm 节点必须引入HKMG 高 k 金属栅的核心动因：用高 k 介质，在保持等效栅氧厚度的同时，把物理膜厚做厚，抑制隧穿漏电。

二、阈值电压下降：亚阈值漏电显著上升

制程缩小，为防止器件击穿、降低动态功耗，供电电压 VDD 必须往下压。 与之配套，晶体管的阈值电压 Vth 也要同步降低；如果 Vth 太高，较低的工作电压将无法充分打开管子，开关速度会严重恶化。但副作用随之而来： 晶体管关断状态下，并不是完全零电流，会存在微弱的亚阈值漏电流。阈值电压越低，关态下的亚阈值漏电就越大。 管子名义上已经 “关掉”，但依旧持续有电流流动，直接拉高芯片静态功耗。

三、短沟道效应：栅极 “管不住” 沟道

MOS 晶体管的核心逻辑：依靠栅极电场，控制沟道的开启与关断。 在长沟道器件中，沟道状态几乎完全由栅极说了算，源、漏极的电场影响有限，开关特性干净。当沟道长度不断缩小，源极、漏极距离变得非常近。源漏两端的电场会侵入沟道区域，和栅极电场争夺控制权。栅极对沟道的管控能力被削弱，这一系列现象统称为短沟道效应。带来的后果：关断抑制能力变差，漏源之间更容易产生泄漏电流；同时阈值电压随沟道长度缩小发生漂移，器件一致性变差。 FinFET 鳍式晶体管、后续 GAA 环绕栅，本质就是通过三维结构增强栅对沟道的静电控制，用来压制短沟道效应。

四、PN 结漏电变大：结反向漏电与 GIDL

为缓解短沟道效应，先进制程会提升衬底掺杂浓度，同时制作更浅、更陡峭的源漏 PN 结。1.更高的掺杂水平，会直接增大 PN 结的反向漏电流；2.器件局部电场强度急剧升高，触发带‑带隧穿（BTBT）；3.衍生出 GIDL 栅致漏极漏电：栅极和漏极交叠区域强电场诱导隧穿，进一步加剧关态泄漏。

正是因为存在这些漏电痛点，推动了半导体从平面 MOS，走向 FinFET，再演进到 GAA 环绕栅；同时搭配 HKMG 高 k 栅介质、复杂的沟道 / 源漏掺杂工程，目的就是在缩小尺寸的同时，尽可能把各类漏电压制在可接受范围。